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第1章 Verilog HDL数字集成电路设计方法概述1

1.1 数字集成电路的发展和设计方法的演变1

1.2 Verilog HDL的发展和国际标准3

1.3 Verilog HDL语言的设计思想和可综合特性6

1.4 用Verilog HDL进行数字集成电路设计的优点9

1.5 功能模块的可重用性11

1.6 Verilog HDL在数字集成电路设计流程中的作用13

本章小结14

思考题和习题14

第2章 Verilog HDL模块和结构化建模15

2.1 模块15

2.2 模块的调用和结构化建模17

2.2.1 模块调用方式18

2.2.2 模块端口对应方式20

2.2.3 模块建模例程23

2.3 门级建模26

2.3.1 门级元件的调用26

2.3.2 门级模块调用例程27

2.4 开关级建模29

2.4.1 开关级建模29

2.4.2 开关级建模例程30

本章小结32

思考题和习题33

第3章 Verilog HDL数据流描述和运算符35

3.1 连续赋值语句（assign）35

3.1.1 显式连续赋值语句36

3.1.2 隐式连续赋值语句36

3.1.3 连续赋值语句（assign）例程37

3.1.4 连续赋值语句使用中的注意事项38

3.2 Verilog HDL中的运算符38

3.2.1 算术运算符39

3.2.2 关系运算符及相等运算符41

3.2.3 逻辑运算符43

3.2.4 按位运算符44

3.2.5 归约运算符46

3.2.6 移位运算符46

3.2.7 条件运算符47

3.2.8 连接和复制运算符49

3.3 Verilog HDL数据流建模例程50

本章小结52

思考题和习题52

第4章 Verilog HDL行为级描述54

4.1 过程语句57

4.1.1 initial过程语句57

4.1.2 always过程语句和敏感事件表58

4.1.3 过程语句使用中信号类型的定义61

4.1.4 awlays过程语句中敏感事件的形式62

4.2 语句块62

4.2.1 串行语句块63

4.2.2 并行语句块63

4.2.3 语句块的使用63

4.3 过程赋值语句65

4.3.1 阻塞赋值语句65

4.3.2 非阻塞赋值语句65

4.4 条件分支语句69

4.4.1 if条件分支语句69

4.4.2 case条件分支语句71

4.4.3 条件分支语句的特点和隐藏锁存器的产生76

4.5 循环语句79

4.5.1 forever循环语句80

4.5.2 repeat循环语句80

4.5.3 while循环语句81

4.5.4 for循环语句81

4.5.5 循环语句的可综合性82

本章小结85

思考题和习题85

第5章 Verilog HDL测试和仿真91

5.1 Verilog HDL测试仿真结构91

5.2 测试激励描述方式95

5.2.1 信号的初始化95

5.2.2 延迟控制95

5.2.3 initial和always过程块的使用97

5.2.4 串行与并行语句块产生测试信号99

5.2.5 阻塞与非阻塞描述方式产生测试信号103

5.3 任务和函数107

5.3.1 任务（Task）107

5.3.2 函数（Function）109

5.3.3 函数和任务的嵌套114

5.4 典型测试向量的产生方式117

5.4.1 任意波形信号的产生118

5.4.2 时钟信号121

5.4.3 用函数和电路产生测试信号125

5.4.4 复位信号126

5.4.5 总线信号产生127

5.5 组合逻辑电路仿真环境的搭建129

5.6 时序逻辑电路仿真环境的搭建134

5.7 测试向量的选择和覆盖率137

5.8 系统任务和函数的使用140

5.8.1 显示任务141

5.8.2 文件管理任务144

5.8.3 仿真控制任务147

5.8.4 时间函数148

5.8.5 随机函数149

5.9 编译预处理语句151

5.9.1 宏定义151

5.9.2 文件包含处理152

5.9.3 仿真时间标度154

5.9.4 条件编译155

5.9.5 其他语句155

5.10 路径延迟和参数156

5.10.1 门级元器件延迟说明156

5.10.2 延迟说明块157

5.10.3 延迟参数的定义159

5.10.4 路径延迟的设置159

5.10.5 延迟值类型162

5.11 时序检查164

5.11.1 使用稳定窗口的时序检查165

5.11.2 时钟和控制信号的时序检查169

5.12 用户自定义元件（UDP）173

5.12.1 组合电路的UDP175

5.12.2 时序电路的UDP176

本章小结178

思考题和习题178

第6章 Verilog HDL组合电路设计183

6.1 组合逻辑电路的特点183

6.1.1 真值表183

6.1.2 卡诺图简化和逻辑函数表达式185

6.1.3 电路逻辑图185

6.2 Verilog HDL组合电路设计方法186

6.2.1 真值表方式186

6.2.2 逻辑表达式方式188

6.2.3 结构描述方式188

6.2.4 抽象描述方式189

6.3 数字加法器191

6.3.1 2输入1位信号全加器191

6.3.2 4位超前进位加法器194

6.4 数据比较器196

6.5 数据选择器201

6.5.1 2选1数据选择器201

6.5.2 4选1数据选择器203

6.6 数据分配器208

6.6.1 1-4数据分配器208

6.6.2 1-8数据分配器211

6.7 数据编码器212

6.7.1 BCD编码器213

6.7.2 8线-3线编码器215

6.7.3 8线-3线优先编码器217

6.7.4 余3编码220

6.8 数据译码器221

6.8.1 3线-8线译码器221

6.8.2 8421BCD转二进制译码224

6.8.3 8421BCD到七段数码管226

6.9 数据校验器229

本章小结231

思考题和习题231

第7章 Verilog HDL时序电路设计233

7.1 时序电路的特点233

7.2 Verilog HDL时序电路设计方法236

7.2.1 状态机描述状态转移图236

7.2.2 结构性描述237

7.2.3 行为级描述238

7.3 触发器239

7.3.1 D触发器239

7.3.2 J-K触发器242

7.3.3 T触发器245

7.4 计数器246

7.4.1 任意模值计数器247

7.4.2 移位型计数器254

7.4.3 可逆计数器257

7.4.4 8421 BCD计数器259

7.5 移位寄存器262

7.5.1 右移位寄存器263

7.5.2 左移位寄存器264

7.5.3 并行输入／串行输出寄存器265

7.5.4 串行输入／并行输出寄存器267

7.6 信号产生器269

7.6.1 状态转移图类型269

7.6.2 移位寄存器类型271

7.6.3 计数器加组合输出网络类型273

7.6.4 移位寄存器加组合逻辑反馈电路类型275

7.6.5 m序列信号发生器278

7.7 有限状态机280

7.7.1 有限状态机介绍280

7.7.2 有限状态机的设计方式282

7.7.3 有限状态机设计实例291

本章小结297

思考题和习题297

第8章 Verilog HDL存储器设计299

8.1 存储器简介和分类299

8.1.1 存储器分类299

8.1.2 存储器结构299

8.1.3 存储器设计方法300

8.2 基于FPGA的IP核RAM的设计及调用301

8.2.1 IP核的简介301

8.2.2 FPGA配置和调用RAM301

8.2.3 IP核的RAM设计流程304

8.2.4 对生成的RAM进行仿真308

8.3 用Memory Compiler生成RAM并仿真313

8.3.1 Memory Compiler简介313

8.3.2 ASIC设计过程中的RAM313

8.3.3 Memory Compiler的使用315

本章小结320

思考题与习题320

第9章 Verilog HDL设计风格321

9.1 wire类型和reg类型的使用321

9.2 连续赋值语句和运算符的使用324

9.3 always语句中敏感事件表在时序电路中的使用327

9.4 Verilog HDL程序并行化设计思想328

9.5 非阻塞赋值语句和流水线设计330

9.6 循环语句在可综合设计中的使用332

9.7 时间优先级的概念333

9.7.1 if语句和case语句的优先级334

9.7.2 晚到达信号处理335

9.7.3 重组逻辑结构提高电路平衡性337

9.8 逻辑重复和资源共享338

9.8.1 逻辑重复338

9.8.2 结构调整340

9.8.3 资源共享341

本章小结342

思考题和习题342

第10章 Verilog HDL高级程序设计346

10.1 乘法器设计346

10.1.1 Wallace树乘法器346

10.1.2 复数乘法器348

10.1.3 向量乘法器350

10.1.4 查找表乘法器352

10.2 FIFO Verilog HDL实现355

10.3 log函数的Verilog HDL实现360

10.4 数字频率计363

10.5 CORDIC算法的Verilog HDL实现369

10.6 巴克码相关器设计376

10.7 FIR滤波器设计380

10.7.1 FIR滤波器Verilog HDL实现381

10.7.2 Matlab生成滤波器384

10.8 总线控制器设计386

10.8.1 UART接口控制器386

10.8.2 SPI接口控制器391

10.9 BPSK数字通信设计394

10.9.1 BPSK理论算法394

10.9.2 BPSK设计目标400

10.9.3 BPSK系统设计400

10.9.4 BPSK程序说明402

本章小结462

思考题和习题462

参考文献464