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第1章VHDL1

1.1 VHDL设计实体的基本结构1

1.1.1库、程序包1

1.1.2实体2

1.1.3结构体3

1.1.4配置3

1.1.5基本逻辑器件的VHDL描述3

1.2 VHDL语言要素6

1.2.1 VHDL文字规则6

1.2.2 VHDL数据对象8

1.2.3 VHDL数据类型9

1.2.4 VHDL的预定义数据类型10

1.2.5 IEEE预定义的标准逻辑位和矢量11

1.2.6用户自定义数据类型方式11

1.2.7 VHDL操作符12

1.2.8 VHDL的属性14

1.3 VHDL的顺序语句16

1.3.1赋值语句16

1.3.2流程控制语句16

1.3.3 WAIT语句22

1.3.4 ASSERT（断言）语句22

1.3.5 NULL（空操作）语句23

1.4并行语句23

1.4.1 PROCESS（进程）语句23

1.4.2块语句25

1.4.3并行信号赋值语句26

1.4.4子程序和并行过程调用语句28

1.4.5元件例化（COMPONENT）语句30

1.4.6生成语句32

1.5 VHDL的库和程序包34

1.5.1 VHDL库35

1.5.2 VHDL程序包35

1.6 VHDL仿真36

1.6.1 VHDL仿真支持语句36

1.6.2 VHDL测试平台软件的设计38

第2章 门电路的设计43

2.1用逻辑操作符设计门电路43

2.1.1四-2输入与非门7400的设计44

2.1.2六反相器7404的设计44

2.2三态输出电路的设计45

2.2.1同相三态输出门的设计45

2.2.2三态输出与非门的设计46

2.2.3集成三态输出缓冲器的设计47

第3章 组合逻辑电路的设计50

3.1算术运算电路的设计50

3.1.1一般运算电路的设计50

3.1.2集成运算电路的设计58

3.2编码器的设计62

3.2.1普通编码器的设计62

3.2.2集成编码器的设计65

3.3译码器的设计69

3.3.1 4线-10线BCD译码器7442的设计70

3.3.2 4线-16译码器74154的设计71

3.3.3 3线-8线译码器74138的设计72

3.3.4七段显示译码器7448的设计74

3.4数据选择器的设计76

3.4.1 8选1数据选择器74151的设计76

3.4.2双4选1数据选择器74153的设计77

3.4.3 16选1数据选择器161 mux的设计78

3.4.4三态输出8选1数据选择器74251的设计79

3.5数值比较器的设计80

3.5.1 4位数值比较器7485的设计81

3.5.2 8位数值比较器74684的设计82

3.5.3带使能控制的8位数值比较器74686的设计83

3.6奇偶校验器的设计84

3.6.1 8位奇偶产生器／校验器74180的设计84

3.6.2 9位奇偶产生器7428085

3.7码转换器的设计86

3.7.1 BCD编码之间的码转换器的设计86

3.7.2数制之间的码转换器的设计88

3.7.3明码与密码转换器的设计92

第4章 触发器的设计95

4.1 RS触发器的设计95

4.1.1基本RS触发器的设计95

4.1.2钟控RS触发器的设计96

4.2 D触发器的设计97

4.2.1 D锁存器的设计98

4.2.2 D触发器的设计98

4.2.3集成D触发器的设计99

4.3 JK触发器的设计100

4.3.1具有置位端的JK触发器7471的设计100

4.3.2具有异步复位的JK触发器7472101

4.3.3具有异步置位和共用异步复位与时钟的双JK触发器7478的设计103

第5章 时序逻辑电路的设计105

5.1数码寄存器的设计105

5.1.1 8D锁存器74273的设计105

5.1.2 8D锁存器（三态输出） 74373的设计106

5.2移位寄存器的设计107

5.2.1 4位移位寄存器74178的设计107

5.2.2双向移位寄存器74194的设计108

5.3计数器的设计110

5.3.1十进制同步计数器（异步复位）74160的设计110

5.3.2 4位二进制同步计数器（异步复位）74161的设计112

5.3.3 4位二进制同步计数器（同步复位）74163的设计114

5.3.4 4位二进制同步加／减计数器74191的设计115

5.4专用数字电路的设计116

5.4.1顺序脉冲发生器的设计116

5.4.2序列信号发生器的设计117

5.4.3伪随机信号发生器的设计118

5.4.4序列信号检测器的设计120

5.4.5流水灯控制器的设计121

5.4.6抢答器的设计122

5.4.7串行数据检测器的设计124

第6章 存储器的设计128

6.1 RAM的设计128

6.2 ROM的设计129

第7章 数字电路系统的设计132

7.1数字电路系统的设计方法132

7.1.1数字电路系统设计的图形编辑方式132

7.1.2用元件例化方式实现系统设计134

7.2 8位串行加法器的设计136

7.2.1基本元件的设计136

7.2.2 8位串行加法器的顶层设计139

7.3 24小时计时器的设计141

7.3.1分频器gen_ls的设计142

7.3.2 60进制分频器的设计142

7.3.3 24进制分频器的设计143

7.3.4 24小时计时器的顶层设计144

7.4万年历的设计145

7.4.1控制器的设计146

7.4.2数据选择器mux 4的设计146

7.4.3数据选择器mux 16的设计147

7.4.4年月日计时器的设计148

7.4.5万年历的顶层设计150

7.5倒计时器的设计152

7.5.1控制器contr100 s的设计152

7.5.2 60进制减法计数器的设计153

7.5.3 24进制减法计数器的设计154

7.5.4 100进制减法计数器的设计155

7.5.5倒计时器的顶层设计155

7.6交通灯控制器的设计157

7.6.1 100进制减法计数器的设计157

7.6.2控制器的设计158

7.6.3交通灯控制器的顶层设计159

7.7出租车计费器的设计160

7.7.1计时器的设计161

7.7.2计费器的设计162

7.7.3出租车计费器的顶层设计163

7.8波形发生器的设计164

7.8.1计数器cnt256的设计165

7.8.2存储器rom0的设计166

7.8.3多路选择器mux _1的设计168

7.8.4波形发生器的顶层设计169

7.9数字电压表的设计170

7.9.1分频器clkgen的设计170

7.9.2控制器contr_ 2的设计171

7.9.3存储器myrom_ dyb的设计173

7.9.4数字电压表的顶层设计175

7.10 8位十进制频率计设计177

7.10.1测频控制信号发生器TESTCTC的设计177

7.10.2十进制加法计数器CNT10X8的设计178

7.10.3 8位十进制锁存器reg4x8的设计180

7.10.4频率计的顶层设计181

第8章 常用EDA软件183

8.1 Quartus Ⅱ13.0软件183

8.1.1 Quartus Ⅱ软件的主界面183

8.1.2 Quartus Ⅱ的图形编辑输入法184

8.1.3 Quartus Ⅱ的文本编辑输入法197

8.1.4嵌入式逻辑分析仪的使用方法199

8.1.5嵌入式锁相环的设计方法202

8.1.6设计优化206

8.1.7 Quartus Ⅱ的RTL阅读器207

8.2 ModelSim208

8.2.1 ModelSim的图形用户交互方式208

8.2.2 ModelSim的交互命令方式211

8.2.3 ModelSim的批处理工作方式213

8.3基于MATLAB／DSP Builder的DSP模块设计214

8.3.1设计原理214

8.3.2 DSP Builder的层次设计224

8.4 Nios Ⅱ嵌入式系统开发软件225

8.4.1 Nios Ⅱ的硬件开发225

8.4.2 Qsys系统的编译与下载229

8.4.3 Nios Ⅱ嵌入式系统的软件调试240

8.4.4 Nios Ⅱ的常用组件与编程244

8.4.5基于Nios Ⅱ的Qsys系统应用252

附录A VHDL的关键词263

参考文献264