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第1章 绪论1

1.1 EDA技术的发展概况1

1.2设计方法和设计流程3

1.2.1设计方法3

1.2.2设计流程5

1.3主要的EDA开发软件及厂家9

1.3.1主要的 EDA厂家9

1.3.2主要的EDA开发软件10

思考与练习11

第2章 可编程逻辑器件12

2.1可编程器件概述12

2.1.1 ASIC及其分类12

2.1.2 PLD器件的分类15

2.2简单PLD的基本结构16

2.3 CPLD的基本结构及典型器件简介19

2.3.1 CPLD的基本结构19

2.3.2典型CPLD器件——MAX7000系列19

2.3.3典型CPLD器件——Max系列22

2.3.4典型CPLD器件——XC9500系列28

2.4 FPGA的基本结构及典型器件简介31

2.4.1 FPGA的基本结构31

2.4.2典型FPGA器件——Cyclone Ⅱ系列32

2.4.3 Altera公司FPGA简介37

2.4.4典型FPGA器件——Spartan-3系列38

2.4.5 Xilinx公司FPGA简介44

2.5器件配置与编程46

2.5.1 JTAG边界扫描测试46

2.5.2 FPGA的编程与配置46

2.6 PLD发展趋势52

思考与练习53

第3章Quartus Ⅱ开发软件54

3.1概述54

3.1.1 Quartus Ⅱ 9.1的安装54

3.1.2 Quartus Ⅱ 9.1的授权许可设置54

3.2 Quartus Ⅱ9.1管理器56

3.2.1工作界面56

3.2.2菜单栏58

3.3设计输入62

3.3.1 Quartus Ⅱ软件设计流程62

3.3.2创建工程63

3.3.3图形编辑输入67

3.3.4文本编辑输入72

3.4设计处理73

3.4.1编译设置73

3.4.2编译76

3.4.3仿真分析77

3.4.4引脚锁定、设计下载和硬件测试82

3.5时序分析84

3.5.1 Classic Timing Analyzer时序约束84

3.5.2 TimeQuest Timing Analyzer时序分析87

3.6层次设计92

3.6.1创建底层设计文件93

3.6.2创建图元93

3.6.3创建顶层设计文件94

3.7基于宏功能模块的设计96

思考与练习100

第4章ModelSim仿真软件102

4.1概述102

4.2 ModelSim 6.5使用举例104

4.2.1 ModelSim仿真基本步骤104

4.2.2 ModelSim与Quartus Ⅱ联合进行功能仿真的基本步骤112

4.2.3 ModelSim对Altera器件进行后仿真的基本步骤114

思考与练习118

第5章Verilog HDL基本语法119

5.1 Verilog HDL概述119

5.1.1 Verilog HDL的产生和发展119

5.1.2 Verilog HDL的设计流程121

5.1.3 Verilog HDL与VHDL的比较122

5.2 Verilog HDL模块结构123

5.3 Verilog HDL语言要素及数据类型126

5.3.1 Verilog HDL语言要素126

5.3.2常量127

5.3.3变量和数据类型130

5.3.4参数138

5.3.5向量138

5.3.6存储器139

5.3.7运算符140

5.4 Verilog HDL基本语句151

5.4.1综合性设计语句151

5.4.2时间控制语句151

5.4.3过程语句154

5.4.4块语句158

5.4.5赋值语句164

5.4.6条件语句169

5.4.7循环语句175

5.4.8任务与函数179

5.4.9编译预处理语句183

思考与练习190

第6章 仿真与测试191

6.1系统任务与系统函数191

6.2用户自定义原语198

6.3测试平台的建立204

6.4仿真设计实例206

思考与练习210

第7章 描述方式与层次设计211

7.1 Verilog HDL的描述方式211

7.1.1结构描述方式211

7.1.2行为描述方式217

7.1.3数据流描述方式217

7.1.4混合描述方式218

7.2进程218

7.3 Verilog HDL层次设计219

思考与练习220

第8章 组合逻辑电路设计221

8.1编码器和译码器221

8.1.1编码器221

8.1.2译码器224

8.2数据选择器227

8.3加法器229

8.3.1半加器229

8.3.2全加器230

8.3.3级联加法器231

8.3.4超前进位加法器232

8.4乘法器233

8.4.1移位相加乘法器233

8.4.2并行乘法器234

8.5其他组合逻辑电路235

8.5.1基本门电路235

8.5.2三态门电路236

思考与练习237

第9章 时序逻辑电路设计238

9.1触发器238

9.1.1 RS触发器238

9.1.2 JK触发器241

9.1.3 D触发器241

9.1.4 T触发器244

9.2锁存器和寄存器244

9.2.1锁存器244

9.2.2寄存器245

9.3移位寄存器246

9.3.1左移移位寄存器246

9.3.2右移移位寄存器246

9.4分频器247

9.4.1偶数分频器247

9.4.2奇数分频器248

9.5 计数器249

9.5.1同步计数器249

9.5.2异步计数器250

9.5.3加减计数器251

9.6其他时序逻辑电路252

9.6.1同步器252

9.6.2边沿检测电路253

思考与练习254

第10章 有限状态机的设计255

10.1有限状态机概述255

10.1.1状态机的分类255

10.1.2有限状态机的状态转换图256

10.1.3有限状态机的设计流程256

10.2有限状态机的设计要点258

10.3有限状态机设计实例260

10.3.1摩尔型状态机260

10.3.2米里型状态机262

10.3.3有限状态机的描述方式264

思考与练习268

第11章 数字系统设计实例269

11.1数字跑表的设计269

11.2交通灯控制器的设计272

11.3自动售货机的设计275

11.4 ADC0809采样控制模块的设计279

11.5可控脉冲发生器的设计284

11.5.1顺序脉冲发生器284

11.5.2并行脉冲控制模块285

思考与练习289

第12章 基于FPGA数字系统设计实例290

12.1基于FPGA的多功能数字钟的设计290

12.1.1系统设计要求290

12.1.2系统设计方案290

12.1.3各部分功能模块的设计291

12.2基于FPGA的信号发生器的设计313

12.2.1系统设计要求313

12.2.2系统设计方案313

12.2.3各部分功能模块的设计313

12.3基于FPGA的密码锁的设计323

12.3.1系统设计要求323

12.3.2系统设计方案323

12.3.3各部分功能模块的设计323

12.4数字滤波器的FPGA设计337

12.4.1 FIR滤波器的结构337

12.4.2抽头系数的编码338

12.4.3 FIR滤波器的设计339

12.5直扩通信系统的FPGA设计341

12.5.1二进制相位键控调制342

12.5.2 CPSK信号的产生343

12.5.3 DPSK信号的产生344

12.5.4 CPSK调制器的设计347

12.5.5 DPSK调制器的设计348

12.5.6 CPSK解调器的设计349

12.5.7 DPSK解调器的设计351

思考与练习353

附录A Verilog HDL（ IEEE 1364—1995）关键字355

附录B Verilog HDL（IEEE 1364—2001）关键字356

附录C Verilog-2001语法结构357

附录D Verilog-2002语法结构372

参考文献382