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第1章 电子系统集成设计概论1

1.1数字系统和VLSI设计2

数字系统集成的形式和定位2

数字系统集成的设计活动5

系统集成的相关专题6

系统集成的发展背景8

1.2ASIC/SOC设计、制造与服务9

设计过程点评9

VLSICMOS工艺11

MOSIS设计投片服务11

ASIC/SOC学术交流12

相关课程设置13

1.3基于EDA的系统／芯片设计技术14

计算机辅助技术（CAX）14

EDA引发电子设计革命15

计算机版图设计17

计算机辅助分析17

电子设计简化流程17

电子设计标准化18

电子设计特点19

电子设计功能的分解20

课程设计习题22

第2章 IC版图、制造与测试24

2.1IC工艺牵动设计25

VLSI工艺回顾25

制造影响设计27

2.2MOS晶体管与连线28

MOS晶体管结构28

CMOS结构29

连线和连接孔30

2.3线路、版图与掩模31

IC版图对应于电子线路31

设计制造的纽带——掩模32

2.4VLSI加工流程33

IC制造工序33

双阱与不同工艺34

CMOS工艺流程34

BiCMOS工艺35

2.5IC测试与故障36

IC测试概述36

故障模型与模拟37

面向测试的设计37

自动测试模板的生成39

课程设计习题40

第3章 ASIC晶体管级电路及版图设计41

3.1CMOS反相器42

反相器静态特性42

反相器动态特性44

反相器功耗和速度45

BiCMOS反相器45

3.2存储器和I/O电路47

存储器47

I/O电路49

3.3数模混合ASIC概略50

模拟ASIC要素50

模拟标准单元51

模拟信号处理54

3.4ASIC半定制技术54

ASIC设计形态54

门阵列设计技术56

基于标准单元库的设计57

SOC平台式设计58

3.5平面规划与布局布线59

平面规划59

布局61

布线61

3.6IC版图设计与电气规则62

TannerTools设计流程举例63

设计规则检查64

λ和SCMOS设计规则65

电气规则检查66

3.7IC版图格式67

CIF格式基本命令67

GDSⅡ格式68

PG格式69

OASIS格式69

课程设计习题69

第4章 数字电路设计技术70

4.1CMOS门电路71

逻辑功能函数71

静态逻辑CMOS门72

单级门及网络延迟76

4.2时序与时序电路76

组合电路与时序电路76

电路中的时序77

电路时序分析78

同步与异步电路79

4.3时序电路设计80

记忆单元80

基本整形电路84

时序网络结构和时钟规则85

状态机分析与设计87

4.4算术逻辑构件设计89

引言89

组合桶形移位器90

加法器91

广义加法器93

减法器与数值比较器93

乘法器94

数据通路版图设计96

4.5分析、仿真与验证97

分析98

仿真99

验证100

4.6设计综合与优化100

概述100

系统综合102

逻辑综合102

电路综合103

综合中的优化约束103

4.7EDIF格式104

EDIF标准版本与用途104

EDIF文件结构105

EDIF电路网表文件106

EDIF电原理图文件及其转换108

课程设计习题108

第5章 可编程芯片设计开发109

5.1可编程芯片概述110

各种FPGA简介110

片内硬连接编程技术112

I/O单元113

FPGA的系列举例114

5.2一般FPGA的内部结构114

内部结构示例114

FPGA内部单元编程机制115

FPGA单元间互连线编程机制117

5.3FPGA和CPLD进展述评118

AlteraCPLD进展118

XilinxFPGA进展119

课程设计习题120

第6章 VHDL系统设计语言121

6.1VHDL语言设计概述122

简介122

设计单元和库123

表现手法124

VHDL开发环境125

6.2VHDL可编译源设计单元126

库127

集合包128

实体号128

构造体130

配置说明134

课程设计与练习136

6.3VHDL语言基础知识137

标量类型数据138

复合类型数据140

客体141

操作符与表达式143

预定义属性144

课程设计与练习145

6.4时序语句与行为描述147

进程语句及其特点148

进程中的说明部分150

时序语句150

子程序155

课程设计与练习157

6.5信号与信号赋值159

网表结构性信号159

进程通信信号159

进程及端口中信号的说明160

同步点上的模拟循环161

进程的挂起与激活162

信号赋值及延迟162

信号的延迟模型164

决断函数164

课程设计与练习166

6.6并发行为性语句与数据流描述167

一般并发信号赋值168

并发条件信号赋值168

并发选择信号赋值169

并发过程调用169

块语句170

思考题171

6.7元件层次与结构描述172

元件实例生成和层次结构172

产生语句174

配置176

类属177

VHDL综合179

课程设计与练习180

6.8VHDL设计举例181

例一：交通红绿灯控制器181

例二：四选一开关185

例三：类属应用186

课程设计与练习187

6.9课程设计复习188

电路设计测验一188

电路设计测验二195

电路设计测验三197

课程设计与练习200

第7章 VerilogHDL系统设计语言203

7.1VerilogHDL概要204

VerilogHDL的特点204

VerilogHDL模块205

VerilogHDL设计简例206

7.2VerilogHDL基础知识208

数据及类型208

表达式中的操作符212

7.3逻辑门及延迟模型215

内建门与开关基元215

用户定义基元——UDP216

线网延迟和门延迟217

7.4数据流风格描述218

7.5行为风格描述219

构件过程、子程序与块语句220

行为风格中的赋值语句224

过程内语句中的时序控制226

行为风格中的程序控制语句227

行为风格设计举例231

7.6结构风格描述236

结构实例生成236

层次化设计237

参数重置语句239

7.7编译仿真辅助技术240

编译预处理宏命令240

仿真交互技术——系统任务和函数242

7.8VerilogHDL调试与测试246

标量与矢量的区别247

时钟变量与参数映射247

程序及测试用激励变量248

调试用模板向量文件的读写250

7.9VerilogHDL与VHDL的对比250

7.10课程设计练习252

仿真工具ModelSim252

设计举例253

7.11VerilogHDL扩展与支撑技术259

编程接口259

基于开关基元的建模260

综合260

验证260

第8章 ASIC/SOC系统设计技术专题261

8.1时序设计262

同步系统的时钟错位262

自时序异步电路264

8.2系统与电路结构设计266

逻辑与物理结构266

系统结构设计中的调度与分配267

数据通路268

寄存器转移结构269

8.3处理器并行算法与结构271

引言271

SIMD结构273

MISD——流水线273

MIMD——Systolic结构275

8.4芯片内外互连技术与信号完整性277

高速互连及信号完整性问题277

线电容与串扰分析284

电阻损耗与电迁徙287

电感与I/O设计289

封装互连291

8.5芯片功耗与低功耗设计292

引言292

开关电流293

短路电流294

亚阈值电流和漏电流294

8.6可测性设计与可靠性分析296

可测性设计296

可靠性分析298

8.7ASIC/SOC设计方法学300

设计方法学要点300

IBM设计方法学举例306

课程述评306

系统设计习题307

附录1IEEE-1076-2002-VHDL标准句法汇总310

附录2IEEE-1364-2005-VerilogHDL标准句法汇总330

主要参考文献358